40Gb/s의 데이터 속도에 작동하는 광통신용 Reference-less CDR 설계를 연구한다. 이를 위해 10GHz 8 phase LC 탱크형 PLL을 이용하는 새로운 구조의 PD 설계를 연구하였다. 1:4 Demux 구조의 10Gb/s 데이터 속도의 4개의 채널 출력으로 생성되는 구조로 설계되었다.
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40Gb/s의 데이터 속도에 작동하는 광통신용 Reference-less CDR 설계를 연구한다. 이를 위해 10GHz 8 phase LC 탱크형 PLL을 이용하는 새로운 구조의 PD 설계를 연구하였다. 1:4 Demux 구조의 10Gb/s 데이터 속도의 4개의 채널 출력으로 생성되는 구조로 설계되었다.
Reference Clock이 없으므로 하나의 루프에 의한 CDR 구조를 개발한다. CDR회로 설계시 OC- level 의 jitter spec., Power spec. ,BER spec 등이 만족되도록 설계한다. 이를 위해 적합한 공정을 결정하고 상용 CAD tool을 이용하여 simulation을 통해 시스템을 제작한다. 공정은 0.18um CMOS technology를 사용할 예정이다. 칩 제작 후 검증을 통해 성능분석 및 상용화를 시도할 예정이다.

This research is to design a 40Gb/s clock and data recovery circuit for optical communications. We adopted a LC-Tank type PLL operating at 10GHz. It generates 8 phase clocks to oversample input data for phase detecting. The phase sampling resolution i ...

This research is to design a 40Gb/s clock and data recovery circuit for optical communications. We adopted a LC-Tank type PLL operating at 10GHz. It generates 8 phase clocks to oversample input data for phase detecting. The phase sampling resolution is 12.5ps. Thus the single bit input data is oversampled twice. The recovered data is demultiplexed by 4 from the phase detector structure. Thus the recovered data rate is 10Gb/s each channel. The circuit has been designed and now under fabrication using 0.18 CMOS process. The fabricated chip will be tested and published.

40Gb/s의 데이터 속도에 작동하는 광통신용 Reference-less CDR 설계를 연구한다. 이를 위해 10GHz 8 phase LC 탱크형 PLL을 이용하는 새로운 구조의 PD 설계를 연구하였다. 1:4 Demux 구조의 10Gb/s 데이터 속도의 4개의 채널 출력으로 생성되는 구조로 설계되었다.
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40Gb/s의 데이터 속도에 작동하는 광통신용 Reference-less CDR 설계를 연구한다. 이를 위해 10GHz 8 phase LC 탱크형 PLL을 이용하는 새로운 구조의 PD 설계를 연구하였다. 1:4 Demux 구조의 10Gb/s 데이터 속도의 4개의 채널 출력으로 생성되는 구조로 설계되었다.
Reference Clock이 없으므로 하나의 루프에 의한 CDR 구조를 개발한다. CDR회로 설계시 OC- level 의 jitter spec., Power spec. ,BER spec 등이 만족되도록 설계한다. 이를 위해 적합한 공정을 결정하고 상용 CAD tool을 이용하여 simulation을 통해 시스템을 제작한다. 공정은 0.18um CMOS technology를 사용할 예정이다. 칩 제작 후 검증을 통해 성능분석 및 상용화를 시도할 예정이다.

본 연구를 통해 40Gb/s 이상의 처리속도의 광 송수신 장치에서 SerDes회로 설계기술을 PLL 기반의 회로설계기법으로 구현하고 이들의 출력은 고속 디지털 신호처리부(FEC)와 연결되어 SoC화 되어 광통신뿐만 아니라 40+Gb/s속도가 요구되는 시스템의 신호처리도 가능하게 ...

본 연구를 통해 40Gb/s 이상의 처리속도의 광 송수신 장치에서 SerDes회로 설계기술을 PLL 기반의 회로설계기법으로 구현하고 이들의 출력은 고속 디지털 신호처리부(FEC)와 연결되어 SoC화 되어 광통신뿐만 아니라 40+Gb/s속도가 요구되는 시스템의 신호처리도 가능하게 될 것이다. 따라서 이를 초고속 CMOS 설계기법 및 이들의 SoC화 하는 것은 연구 및 시장에서 유리한 위치를 선점하는데 매우 중요한 과제일 것이다.
그 외에 40+Gb/s 데이터 링크를 위한 초고속 CMOS 설계기술은 그 자체로서도 다양한 광통신기술을 확립하는 과학기술적 중요성도 크지만 이를 활용한 초고속 CMOS 회로설계기법 및 칩 간의 고속 접속 등 회로설계 기술 발전에 크게 기여하게 될 뿐만 아니라, 나아가 Backplane transceiver, on-chip Network, 고속 I/O interface, 고속직렬데이터 링크 외에 고성능 디스플레이장치의 디스플레이 장치외의 접속부 설계등에도 중요하게 응용될 수 있는 등 반도체, 메모리, 컴퓨터 및 통신 산업 전반에 걸쳐 직․간접적으로 크게 영향을 미치는 기반성을 가지고 있다.